第五届RISC-V中国峰会于2025年7月16至19日在上海张江科学会堂谨慎举行，本届峰会设置1场主论坛、9场垂直范畴分论坛、5场研习会、11项同期运动，以及4,500平方米将来科技展览区，汇聚数百家企业、研究机构及开源技能社区参会。 在7月18日的EDA分论坛上，西门子EDA客户技能司理李一凡，芯来科技建模工程师徐子泰，晶心科技软件工程师颜敬哲，思尔芯软件工程师杨德豪，新思科技应用工程师范宇杰，Breker Verification System首创人,CTO ,Adnan Hamid，中国科学院盘算所副研究员解壁伟，等诸多业界良好的工程师，分别从RISC-V体系计划的高效调试，加快RISC-V体系计划仿真优化、验证等环节，探索了开源EDA与RISC-V芯片计划的创新探索。 李一凡：Tessent UltraSight-V，面向RISC-V体系的高效调试 随着RISC-V架构的遍及，基于RISC-V的体系越来越复杂，传统的调试方法面对着服从低下和本钱高昂的题目，尤其是在涉及复杂芯片计划如2.5D/3D芯片、芯片集成以及难以检测的“海森BUG”和数据破坏题目。为了办理这些挑衅，西门子EDA客户技能司理李一凡先容，公司推出了Tessent UltraSight-V，一款专为RISC-V体系计划的高效调试与追踪办理方案。 Tessent UltraSight-V提供了全面的端到端调试与追踪功能。它通过硬件IP模块，如处置惩罚器分析模块和加强型追踪编码器，提供高效的调试和追踪支持，可以或许应对RISC-V体系中的复杂性。其支持多种通讯接口（如USB、JTAG、AXI），而且可与主流开辟情况（如GDB、VS Code）兼容，极大进步了调试服从。 该办理方案具有以下焦点特点： 高效调试功能：支持快速内存访问，最小化调试开销，并能通过DMA技能大幅提拔调试速率。 先辈的追踪本领：提供周期准确的指令追踪，并支持多种追踪模式（如跳转模式、分支猜测、隐式返回模式）。 可扩展性：实用于从单一核到整个体系的调试，支持多芯片计划，并为每个芯片提供嵌入式分析和功能监控。 验证和集成：与UVM验证情况集成，确保硬件IP模块和SoC组件精确毗连，支持高效的测试和验证过程。 通过这一办理方案，西门子EDA资助企业简化了RISC-V体系的调试流程，低落了开辟本钱，收缩了市场推广时间，确保计划的可扩展性和将来顺应性。 芯来科技推出“Near Cycle Model”加快RISC-V仿真优化 2025年7月，芯来科技在其最新的技能陈诉中先容了“Near Cycle Model”，一种基于SystemC的高效CPU建模技能，旨在优化RISC-V处置惩罚器的仿真精度和性能。芯来科技建模工程师徐子泰在论坛中先容，作为国内领先的RISC-V子体系IP与SOC办理方案提供商，芯来科技自2018年建立以来，已在中国市场占据领先职位。 此次陈诉中，徐子泰分享了近似周期建模（Near Cycle Model）的配景、构建方法及其在性能分析中的应用。传统的RISC-V仿真工具如QEMU、Spke和Gem5固然各有上风，但存在精度不敷和自界说指令支持差的题目。为了办理这些痛点，芯来科技提出了基于指令集的Timing Model，将Cycle信息集成到仿真中，明显进步了仿真精度，使得软件性能评估更为精准。 陈诉还具体先容了怎样通过Profiling技能对热门函数举行性能分析，并使用自界说指令加快步伐优化。比方，通过将AES加解密步伐中的热门函数举行优化后，CPU占用率大幅低落，从而提拔了团体性能。别的，芯来科技的模子还支持与第三方假造平台（VP）的无缝集成，用户可以或许根据需求快速定制和摆设仿真设置。 此次技能的推出，将为RISC-V处置惩罚器开辟者提供更高精度的仿真工具，进一步推动了RISC-V架构在环球范围内的应用推广。 提速RISC-V指令开辟，晶心科技推出ACE框架与AndesCycle仿真器 晶心科技软件工程师颜敬哲分享了怎样使用ACE软件框架和AndesCycle仿真器加快RISC-V自界说指令的开辟。 颜敬哲起首先容了ACE框架的概念，ACE框架旨在资助开辟者快速计划和实现实用于RISC-V架构的定制化指令。通过ACE框架，开辟者只需提供两个计划文件即可天生相应的硬件RTL代码。这些定制指令可以或许直接集成到编译器中，简化了开辟过程，提拔了开辟服从。 通过利用COPILOT代码天生器，开辟者不但可以主动化天生软件部门的代码，还能天生硬件部门的Verilog代码，实现指令的硬件支持。ACE框架的这一计划极大地简化了硬件与软件的集成过程。 别的，颜敬哲还展示了AndesCycle仿真器的功能，夸大了其在性能分析方面的紧张作用。AndesCycle可以或许提供具体的指令周期分析，资助开辟者辨认和优化性能瓶颈。仿真器不但可以绘制出指令实行的流水线图，还可以或许过细地展示热门函数的性能数据，为开辟者提供及时反馈。 在现实应用案例中，颜敬哲提到了ByteDance在视频编解码中的扩展指令集，以及在深度学习中的sigmoid函数加快。这些应用表明，通过ACE框架与AndesCycle仿真器，开辟者可以或许在无需编写Verilog代码的环境下，评估和优化指令性能，明显提拔处置惩罚速率。比方，在视频编码解码使命中，利用定制的指令集可以进步4.5%的处置惩罚速率；在深度学习使命中，针对sigmoid函数的定制指令则带来了39%的加快结果。 颜敬哲总结道，ACE框架与AndesCycle仿真器的联合，不但提供了一种高效、简便的开辟流程，还能在计划早期阶段就举行具体的性能评估，资助开辟者快速验证并优化自界说RISC-V指令的实行服从。他还表现，将来他们将继承扩展这一方案，支持更复杂的指令建模和性能优化。 通过此次分享，颜敬哲展示了晶心科技在RISC-V指令开辟范畴的创新结果，以及其在推动定制化指令开辟中的技能上风。 杨德豪：基于事件的加快技能在RISC-V高速高质量验证中的应用 思尔芯软件工程师杨德豪就“基于事件的加快技能在RISC-V高速高质量验证中的应用”这一主题举行了深入的探究。他具体先容了怎样运用基于事件的加快技能（TBA）来进步RISC-V架构的验证服从，特殊是在面临高复杂度、高精度要求的验证过程中所面对的挑衅息争决方案。 起首，杨德豪从RISC-V架构的根本概况开始讲起，分析了当前仿真情况中存在的重要题目，尤其是微架构计划和验证时的限定。他指出，随着自界说指令和差别指令集架构（ISA）的不停增长，验证的规模和难度也在不停提拔。尤其在必要对内存仿真布局、时序、功耗以及芯单方面积等方面举行严酷把控时，怎样有用举行验证成为了一浩劫题。 为了应对这些挑衅，杨德豪先容了RISC-V的开源验证工具——RVVI（RISC-V验证接口），并论述了怎样将其集成到基于事件的加快技能中。通过利用RVVI的接口，验证职员可以通过RVVI-Trace记载通用寄存器的状态，举行主动化比对，从而提拔验证服从。 杨德豪夸大，只管RVVI框架在验证过程中发挥了紧张作用，但其仍面对一些性能瓶颈，比方天生trace和数据时的性能开销，和软件仿真器自己的性能限定。为此，基于事件的加快技能（TBA）应运而生，TBA可以通过淘汰数据交互的周期，明显提拔验证服从。通过将多个数据周期归并为一个事件，TBA可以或许加快验证过程，收缩验证时间，并有用提拔硬件的测试吞吐量。 在展示了TBA的详细应用后，杨德豪进一步表明了该技能怎样通过提拔测试服从，淘汰不须要的时间开销，资助工程师更快完成仿真使命。别的，TBA与假造原型的联合，也能加快软硬件的协同计划，进步开辟服从，尤其是在体系级主动仿真情况的构建过程中，资助SOC（体系芯片）计划完成更快速的验证。 通过与RVVI和TBA技能的联合，杨德豪展示了该技能怎样有用提拔RISC-V架构验证的正确性和服从。他还提到，在现实的验证案例中，利用RVVI技能可以在纯软件仿真情况中实现高达60%的性能提拔，明显收缩了测试所需的时间。 杨德豪的分享还夸大了思尔芯公司在数字前端验证工具范畴的技能积聚与创新。公司通过20多年的深耕，已成为环球领先的功能验证和数字前端办理方案提供商。公司现在已为环球600多个客户提供服务，而且在硅谷、首尔、上海、西安等地设有研发中央。 此次技能分享不但为业界提供了关于怎样通过先辈的加快技能优化RISC-V验证过程的名贵履历，同时也为以后的微架构验证工作提供了新的思绪和技能支持。 范宇杰：RISC-V验证工具STING的应用与挑衅 随着RISC-V架构在高性能盘算（HPC）和人工智能（AI）范畴的迅猛发展，怎样有用地举行RISC-V芯片的验证已经成为了芯片开辟过程中的一项庞大挑衅。新思科技应用工程师范宇杰具体先容了怎样借助RISC-V随机测试天生器（STING）来办理HPC验证中的一系列困难。 在RISC-V的HPC应用范畴，随着盘算复杂度的增长，验证工作面对的困难也越来越多。范宇杰指出，在RISC-V的多核和体系级验证中，涉及的验证使命每每必要在差别层级的硬件架构中举行和谐，这不但必要包管指令集架构（ISA）的稳固性，还要处置惩罚多核同等性、内存同等性等题目。别的，假造化技能在RISC-V中的应用，也使得调试过程变得更加复杂，尤其是在定位软件条理的bug时，经常必要耗费数月时间才气终极办理题目。 STING工具的上风 为了应对这些验证挑衅，STING工具作为一款高效的测试天生器，提供了强盛的体系级验证功能。STING可以或许支持多核架构，并设置整个体系的地点空间、缓存层级等参数。范宇杰先容，STING通过在底层随机天生测试场景，可以在较短的时间内对复杂的硬件举行验证，从而加快验证过程。STING所天生的测试场景，不但支持对指令集的扩展举行验证，还能模仿多种复杂的非常场景，极大地进步了验证的覆盖面和正确性。 STING的另一个突出特点是其可以将验证场景转换为二进制文件，用户可以在差别平台上举行验证复现，这对于硬件验证中难以重复的bug复现尤为紧张。通过这种方法，验证团队可以或许在多个平台间快速定位题目，并淘汰调试时间。 通过联合STING和ImperasDV工具，范宇杰展示了一个完备的验证流程。STING不但能天生高质量的测试数据，还可以或许在测试后举行准确的错误查抄，这使得在HPC体系验证中，发现并办理微架构级bug变得更加高效。在客户应用中，STING乐成发现了多个微架构级bug，包罗EPU和MMU等模块的题目，为RISC-V芯片的验证提供了有力的支持。 在芯片验证过程中，STING工具无疑为RISC-V验证提供了一个强有力的办理方案。通过准确的体系级验证和高效的测试天生，STING不但可以或许办理RISC-V在HPC范畴面对的验证困难，还能资助开辟团队加快验证历程，提拔产物的稳固性和可靠性。随着RISC-V技能的不停发展，像STING如许的验证工具必将成为芯片开辟中不可或缺的利器。 范宇杰的分享为在场的技能职员提供了名贵的履历，并展示了怎样通过创新的验证工具推动RISC-V技能在高性能盘算和人工智能范畴的广泛应用。 Hamid：RISC-V MMU假造化与监控步伐操纵验证技能 在当代盘算架构中，内存管理单位（MMU）对于假造化技能及其在CPU和SoC平台上的应用起着至关紧张的作用。为确保RISC-V处置惩罚器在假造化情况中的稳固性和高效性，Breker Verification System首创人,CTO ,Adnan Hamid提供了一系列针对RISC-V MMU和监控步伐（Hypervisor）操纵的验证技能。 MMU（内存管理单位）在当代盘算机架构中是不可或缺的。其重要功能包罗： 扩展内存利用：MMU答应软件利用超出物理内存的假造内存，提拔了体系的机动性。 内存碎片管理：通过假造化内存，MMU可以或许有用管理内存碎片题目，优化内存的利用。 内存访问隔离：MMU为各个历程提供内存访问隔离，制止因内存辩论导致步伐堕落或数据杂乱。 在假造内存体系中，每个步伐利用假造地点（VA），这些地点必要通过页表转换为物理地点（PA）。为了低落内存占用，RISC-V处置惩罚器接纳多级页表查找机制。通过多级页表的计划，可以或许淘汰内存的团体利用。而在这个过程中，TLB（Translation Lookaside Buffer）缓存了常用的页表项，以进步地点转换的服从。当页表映射发生变革时，软件必要管理TLB的革新操纵，确保体系的高效运行。 RISC-V平台的MMU与监控步伐支持两阶段地点转换：起首，假造地点会被转换为来宾物理地点（GPA），接着被进一步转换为现实的物理地点（PA）。这种两级转换架构对于假造化体系至关紧张，可以或许确保来宾操纵体系的地点与主机体系的地点完全隔离。 为确保RISC-V处置惩罚器在假造化情况下的稳固性和可靠性，Breker验证体系公司提出了具体的验证筹划。验证过程包罗： 设置权限级别：测试差别权限模式下的地点转换操纵。 单级与双级地点转换测试：包罗假造地点分配、页表映射、内存操纵等。 页表项标记验证：确保全部页表项在差别操纵模式下都可以或许精确处置惩罚。 通过一系列现实测试，验证了MMU在RISC-V平台上的体现。测试内容涵盖了单级和双级地点转换，模仿了页故障、TLB革新等场景，并确保了全部大概的错误和故障都能被检测到。比方，针对“来宾页故障”和“主机页故障”的处置惩罚，测试了页表项标记的精确性，并验证了是否在必要时触发页故障。 测试失败后的调试过程非常紧张。通过强盛的调试工具，Breker体系可以或许分析失败使命的内存地点和相干数据，资助开辟者快速定位题目并举行修复。别的，体系还提供了覆盖分析工具，确保全部测试路径都得到了有用验证，极大地提拔了测试的完备性和可靠性。 Breker Verification System的这一套办理方案，不但确保了RISC-V MMU的高效性能，同时为假造化情况中的内存管理和操纵体系安全提供了坚固的底子。这些验证技能在多个贸易RISC-V摆设中得到了乐成应用，进一步推动了RISC-V架构在当代盘算机体系中的遍及与应用。 随着假造化技能的不停发展，内存管理单位的验证工作变得愈发紧张。Breker Verification System依附其领先的测试技能，为RISC-V平台的内存管理和假造化操纵提供了强有力的保障，助力RISC-V架构在环球范围内的应用和发展。 解壁伟：开源EDA与RISC-V芯片计划的创新探索 中国科学院盘算所副研究员解壁伟为与会者带来了关于“基于开源EDA和开源IP的RISC-V芯片计划办理方案”的陈诉。解壁伟深入探究了开源技能怎样推动RISC-V芯片计划的革命，并分享了他团队的实践结果与将来规划。 解壁伟起首先容了开源芯片计划的配景及其发展趋势。他夸大，开源技能是支持整个财产繁荣的关键保障，尤其是在RISC-V芯片计划范畴。与传统的贸易EDA工具相比，开源工具不但大幅低落了计划本钱，还为芯片的定制化提供了更大的机动性和自由度。通过利用开源EDA工具，计划职员可以或许更加高效地举行芯片计划和优化，乃至可以或许在更低的门槛下实现芯片计划和验证。 解壁伟回首了自2018年起，团队在开源芯片计划范畴的探索进程。他提到，只管开源EDA工具的计划程度现在仍不及贸易EDA工具，但在开源平台上实现的芯片计划不但完全可复现，还能为社区贡献更多的创新性结果。通过不停更换贸易工具和IP，团队已乐成实现了基于开源工具的高效计划流程，且随着时间的推移，这些工具的性能和服从连续提拔。 国际社区在开源芯片计划方面也取得了明显希望。解壁伟特殊提到了2021年，国际上初次推出开源芯片计划工具和IP，这一希望标记着开源EDA工具在芯片计划中的应用迈出了关键步调。随着RISC-V生态的鼓起，开源芯片计划开始得到更多的关注和应用，尤其是在欧洲和日本，开源芯片的推动力度渐渐增大，标记着环球范围内芯片计划自由化和自主化的趋势。 值得一提的是，解壁伟团队在开源EDA工具的利用上，实验接纳AI技能和智能算法优化计划服从。比方，通过主动化搜刮最优参数并天生芯片代码和版图，大大进步了计划服从。别的，团队还通过对开源EDA工具举行定制化改进，以更好地顺应差别芯片计划的需求。这一系列的创新工作，不但为RISC-V生态的开源计划模式提供了坚固底子，还在环球范围内推动了开源芯片技能的发展。 解壁伟也分享了团队的将来规划。他们盼望通过进一步集成开源EDA工具、IP和PDK，搭建一个基于云平台的集成开辟情况（IDE），让更多的计划职员可以或许在云端或当地便捷地利用这些开源工具举行芯片计划。通过这种方式，团队筹划进一步低落芯片计划的门槛，并使更多的创新可以或许走向市场。 末了，解壁伟总结道，开源芯片计划固然面对诸多挑衅，但随着技能的不停进步和社区的积极到场，将来开源芯片将成为主流计划方式之一。他信赖，在不久的未来，RISC-V生态将成为环球芯片计划范畴的紧张构成部门，推动整个行业向更加开放、自由的方向发展。 |
